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    利用超標量混合信號處理器解決嵌入式挑戰

    • 發布:Synopsys
    • 來源:Synopsys
    • 時間:2018-01-19 16:02

    我們與電子產品之間的關系越來越緊密,這使我們能夠獲得更高效率和更高生產力。由于在工藝、處理器和嵌入式技術等方面所取得的進步,我們與數字領域的關系越來越近。對于嵌入式設計人員而言,這并非沒有問題,他們在設計新產品時面臨著無數挑戰。其中包括:時鐘速度和存儲器存取時間無法再大幅度提高,而性能需求卻在持續增加;功耗預算不再增加甚至還在下降,而應用功能卻在不斷增加;此外,在十分廣泛的嵌入式應用中對混合信號處理的需求日益增長。高效地應對這些挑戰需要一種新型的嵌入式處理器,它不但應當提供非常高的性能水平,而且在實現這一目標時還應當有效地平衡功耗需求并應當支持RISC和信號處理功能的混合,這些功能對于許多嵌入式應用都在變得必不可少。

    嵌入式設計挑戰

    指望再出現下一個工藝節點讓你能夠用一半的功耗把時鐘速度提高一倍,這種時代恐怕是一去不復返了。大多數嵌入式設計的時鐘速度已經達到很高程度,處于1 GHz至2 GHz的范圍內,如圖1所示。盡管速度仍然小幅提高,但我們僅僅通過提高時鐘頻率來獲得更高性能的能力已經很有限了,這是因為我們面臨功耗和工藝的限制。這為嵌入式設計人員帶來了挑戰,因為應用的性能需求一直在不斷增加。

    圖1:處理器性能的增長歷史(資料來源:researchgate.net)

    這種挑戰由于內存性能差距的擴大進一步加劇(圖2)。當我們向下移動工藝曲線時,邏輯速度(圖2 -- 紅線)的提升速度遠遠快于內存存取時間(藍線)。例如,在28nm工藝節點中,邏輯可以以超過3GHz時鐘的速度運行,但內存存取速度在最佳條件下也僅限于1.4GHz。從圖2可以看出,內存存取時間相當平坦。

    圖2:嵌入式內存的性能差距(資料來源:semiwiki.com)

    內存存取時間將會限制處理器時鐘的最大速度,因為處理器運行速度不能比其存取內存的速度更快。

    嵌入式設計中的時鐘速度也可以進行調節以管理功耗。特別是在電池供電的應用中,功耗預算是固定的,或者只能稍微增長,而性能、功能和特性的要求卻在不斷增加。即便在功耗似乎不是問題的應用中,功耗預算甚至也受到限制。例如,在汽車中,交流發電機發出的電力是很大的,但每個模塊的功率也必須受到限制,以控制整體電力消耗,因為汽車中的電子元件增加非常迅猛。嵌入式應用的功耗設計挑戰并不是什么新鮮事,但隨著設計日益復雜,對它們的管理變得越來越困難。

    因此,需要采用先進的處理器來解決這些嵌入式挑戰,但即使是處理器也面臨著滿足更多要求的挑戰。在過去,如果在設計中需要信號處理,就增加一個DSP協處理器,但現在為了提高處理效率,協處理器的功能已經被納入RISC處理器之中。這種功能的合并減少了設計中的處理器數量,從而節省了功耗,但同時也對性能造成了壓力,因為RISC處理器現在需要執行多項任務。

    解決這些挑戰

    這些挑戰令人望而生畏,但新型嵌入式處理器提供的功能將幫助設計人員克服這些挑戰。雖然嵌入式設計的時鐘速度并沒有提高,但由于最新的嵌入式處理器可以在每個時鐘周期內支持更多的指令,所以性能不斷提高。此外,由于能夠并行發布和執行多個指令,即多線程功能,這也將提高處理器的性能,而無需提高頻率。另一種方法是在對稱或非對稱配置中使用多核處理器。這些方法使得能夠更多地并行完成工作,從而提高性能和吞吐量。

    但是,增加每個時鐘周期內完成的工作并不能解決內存存取限制的問題。內存存取速度與邏輯速度之間日益擴大的差距對于那些在其流水線(pipeline)中只允許一個階段(stage)存取內存的處理器有著最深刻的影響。在28 m工藝中,內存存取速度將把處理器的 最優狀態下最大時鐘速度限制在1 GHz或更低范圍內。具有單周期內存存取的處理器幾乎沒有什么辦法來克服時鐘速度限制。更新型的高性能嵌入式處理器提供了兩個或更多個內存存取周期,這樣一來,內存就可以并行地存儲(bank)和存取。通過雙周期內存存取方式,處理器可以以兩倍于內存的速度運行,并在所有工藝節點(包括較新的高級節點)中實現更高的最大時鐘速度。

    但遺憾的是,在提高處理器性能時,無論是采用增加每時鐘周期內指令數量的方法,還是采用多核處理器,亦或是以更高的速度運行處理器以便利用多周期內存存取,這些方法都會大量消耗功耗,這對于功耗預算受限的設計來說是一個大問題。嵌入式處理器的設計人員不能再像過去那樣在遇到需要提高性能和吞吐量的問題時就堆砌晶體管。性能的任何提高都必須與如影隨形的功耗上升相平衡。因此,嵌入式處理器現在是根據能效比來衡量的,而不是根據單純的性能或者功率來衡量。在以每微瓦性能(DMIPS/W,CoreMark/W,等等)來衡量時,能效比必須被視為任何新型嵌入式處理器的一項關鍵設計指標。仔細平衡的能效比能夠讓嵌入式應用設計人員充分利用處理器性能的提升,同時又能夠限制功耗的增加。

    當然,能效比并不是控制功耗的唯一途徑。新的嵌入式處理器能夠讓設計人員更好地控制處理器如何使用電力。創建電源島(island)并對處理器中的功耗進行動態控制的能力有助于設計人員實現其片上系統(SoC)功耗目標。另外在指令集和編譯器優化方面有著顯著的進步,這能夠提高嵌入式代碼的密度。嵌入式代碼規模減少10%或更多將可以減少內存需求,并在許多情況下節省相比處理器本身 更多的電力。

    新型超標量ARC HS4x系列

    自2013年以來,廣泛部署的DesignWare? ARC? HS3x系列高性能處理器已經面市,并且自那時以來,設計挑戰也在不斷增長。為了幫助設計人員解決這些新興挑戰,Synopsys推出了新型ARC HS4x/D系列。此新系列有五個成員(HS44、HS45D、HS46、HS47D和HS48),并具有針對嵌入式應用優化的雙發射(dual-issue)流水線(圖3)。結果,與HS3x系列相比較,混合信號HS4x/D系列把RISC性能提高了25%,把信號處理性能提高了一倍,而實現這些成就時,功耗和面積僅增加了15%。此新系列與HS3x系列完全兼容,并提供了雙周期內存存取能力,使得內核可以在28 m工藝上以高達2.2 GHz的時鐘頻率運行。HS45D和HS47D處理器支持150個DSP指令,并提供了非常高水平的RISC和DSP組合性能。為了使新的HS4x內核易于使用,RISC和DSP功能都可以在Synopsys的ARC MetaWare編譯器基礎上用C/C++語言高效編程,從而能夠自動利用處理器的雙發射功能最大限度提高性能。

    圖3:新型ARC HS4x嵌入式處理器系列

    結論

    時代正在變化,不斷為我們周圍的電子世界帶來更有趣的功能。技術的進步將把和自然的連接無縫帶入這個數字世界,從而提高效率、增加生產力、密切與他人的聯系。這些進步也同時給嵌入式設計人員帶來了挑戰,他們需要采用新方法來應對日益增長的性能和功能的要求,也需要新方法在這些新要求與一直存在的功耗限制之間進行平衡。成功應對這些挑戰并實現這一類新型電子產品將需要嵌入式處理器方面的進步。例如,Synopsys新推出的HS4x/D系列產品就能夠提供所需要的性能和功能,同時也兼顧了能效比,所以,它不會耗盡你的功耗預算。

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